Vcs gate model带sdf反标仿真时，换个mem的model，后面程序就卡在0时刻，一直不往下走，提示0时刻too many event happens，may exit zero delay loop。目前想到有3种方法:. Rtl 是 register transfer level，寄存器传输级。 它是一种描述数字电路的抽象方式，用 verilog/ vhdl 写出来的代码就是 rtl。 在芯片设计中，rtl 就像“蓝图”，描述了芯片的逻辑功能，是后续综合、. Verilog “rtl仿真”是什么意思？rtl在电子科学中指的是寄存器转换级电路（register transfer level）的缩写，也叫暂存器转移层次。在eda设计中rtl表示 寄存器传输级寄存器传输级在集成电路设计.
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